发送端FPGA版本：aif_test_nomal_2ant_IF_30M72_ul_fir_old_rx_increase3db
1.fir_inter_anto
输入IN1和输出OUT1的周期相同，OUT1 = 1/2 * IN1，OUT1比IN1光滑
2.fir_inter1_anto
输入IN2和输出OUT2的周期相同，OUT1 = 1/4 * IN1，OUT2比IN2光滑
3.总图
IN2和IN1的幅度相同，区别为IN2更光滑
