芯片可能包含许多诸如微处理器、存储器功能块或者通信功能块之类的功能单元，这些功能单元之间通过较少的粘合逻辑连接起来。在印制板（PCB）层，粘合逻辑可以使用具有较少逻辑门的“粘合芯片”实现，例如PAL、GAL、CPLD等。
"Do not add glue-logic at the toplevel"的意思就是说在设计的顶层连接各个子模块的时候要直接相连，而不要插入一些简单逻辑来连接各个子模块。
gluelogic就是顶层各个module之间连接的时候加入的组合逻辑简单的，比如说把信号反向啊之类的，复杂的就可能就是在设计的顶层加入的大
的组合逻辑了。综合工具分析inputdelay和output delay的时候是按照module层次化来分析的，顶层出现gluelogic的时候会影响module之间的时序，
因为综合工具不会去优化gluelogic的时序。
