内容主要来自官方手册pg252-vcu。
vcu的逻辑电路还是还是很好理解，以下只记录觉得重要的部分。
1.添加Zynq UltraScale+ VCU IP以及Zynq UltraScale+ MPSoC到block design。
2.选择PL1 clock频率为333MHz,使能中断以及4个PS-PL从接口AXI HP。
3.剩下的连接如下图
值得注意的是pll_ref_clk时钟，是从外部连接的可编程时钟。它需要分频为4路供VCU的编码器和解码器使用。
通常选择板载时钟产生芯片Si570连接IBUFDS产生的时钟作为PLL参考时钟，频率范围为27-60MHz。
