FPGA------------ SRIO通信(2)接收

xiaoxiao2021-02-28  37

一、系统概述

SRIO数据进入IP核,首先进行一定的数据解析。解析完毕之后产生fifo的wen 和 data信号写入fifo。

二、数据解析过程。

解析过程主要就是包括解析出packet的数据协议,解析出什么时候数据有效,解析出数据有效时候的数据。

2.1 解析数据有效

wire treq_advance_condition = val_treq_tready && val_treq_tvalid;

val_treq_tready和val_treq_tvalid信号均出自IP核。treq_advance_condition代表此时IP核已经有数据进来

2.2解析信号的packet格式

通过对第一帧包进行分析即可以得到packet的格式

always @(posedge log_clk) begin if (log_rst_q) begin     first_beat <= 1'b1; end else if (treq_advance_condition && val_treq_tlast)     begin first_beat <= 1'b1; //找到包的结束 结束之后可以判断出packet的类型     end else if (treq_adv
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