CLKDIV0(Clock divider ratio controlregister0)
时钟驱动比率控制寄存器0
ARMCLK比率=(ARMDIV + 1)。
HCLK比率=(PREDIV + 1)*(HCLKDIV + 1)
限制更改ARMDIV寄存器。
1.工作注意，ARMCLK应该等于或比HCLK快。(X乘以X是整数)
2。改变PREDIV,HCLKDIV字段在nRESET发布后的12个HCLK周期之后。
基本上，支持更改ARMDIV和HCLKDIV。当修改ARMDIV,PREDIV和
HCLKDIV，用户应注意遵守上面的1号限制。
CLKDIV0
Bit
Description
Initial Value
RESERVED（保留）
[31:14]
-
0x0
DVS（动态电压缩放）
[13]
0：禁用；1：启用
0
RESERVED（保留）
[12]
-
0
ARMDIV
[11:9]
ARM时钟分频器比
下面推荐ARMDIV值。
000：1分频
001：2分频
010：3分频
011：4分频
101：5分频
分频是对MPLLout而言
目的：为了设置ARMCLK
0x0
EXTDIV
[8:6]
外部时钟分频器比
比率=(MPLL参考时钟)/(EXTDIV * 2 + 1)
0
PREDIV
[5:4]
前分频器对HCLK
PREDIV的值应该是
00：0
01：1
10：2
11：3
分压器的输出频率应小于266MHz
目的：为了设置HCLK
0
HALFHCLK
[3]
HCLKx1_2(SSMC)时钟分隔比
0：HCLK
1：HCLK/2
1
PCLKDIV
[2]
PCLK时钟分频比
0：HCLK
1：HCLK/2
1
HCLKDIV
[1:0]
HCLK时钟分频比
00：0
01：1
10：无效
11：3
目的：为了设置HCLK
0x0
对ARMDIV,PREDIV,PCLKDIV,HCLKDIV进行设置
