VHDL实例

xiaoxiao2021-02-28  40

entity bit_rtl_adder(实体名称) is

   port (       in1  : bit_vector;       in2  : bit_vector;       cntl : bit;       pout : out bit_vector   ----端口名称 方向 类型    ); end bit_rtl_adder;   architecture func(构造体名称) of bit_rtl_adder(实体名称) is begin p1: process(cntl)    begin       if cntl='1' then          pout <= in1+in2;       end if;    end process; end  func;
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